里程碑! PCIe 8.0首个完整规范出炉

PCI-SIG 周三正式发布 PCIe 8.0 Draft 0.5 规范ETF行情数据平台，这是 PCIe 8.0 首个完整规范版本，也是新一代 PCIe 标准研发过程中的重要里程碑。

Draft 0.5 首次完整确定 PCIe 8.0 的核心架构与主要技术路线，PCI-SIG 成员厂商现已可基于该版本启动前期原型验证、架构设计以及 IP 开发工作，并提交后续技术提案。

根据当前规范，PCIe 8.0 将继续维持 256GT/s 目标传输速率，在 x16 配置下，双向带宽可达到 1TB/s。

PCIe 8.0 Draft 0.5 已基本覆盖规范主要组成部分，包括电气层、逻辑层、协议层、兼容性以及软件支持等关键内容。

目前 PCI-SIG 已基本锁定 PCIe 8.0 的核心技术方案，包括：

256GT/s 目标码率

PAM4 信号机制

FEC（前向纠错）

Flit Mode 编码

协议层带宽优化

向后兼容机制

新一代连接器方案

不过，Draft 0.5 仍不是最终正式版本，目前部分电气参数、链路训练机制以及协议细节后续仍可能继续调整和优化。

对于产业链而言，Draft 0.5 的发布意味着 PCIe 8.0 已进入实际研发阶段。AMD、Intel、NVIDIA 等平台厂商，以及 IP、SerDes、PHY 厂商，均可提前展开原型验证与架构开发，同时为后续规范变动保留兼容空间。

现阶段最关键的一点是：PCIe 8.0 规范主体已经基本成熟，整个产业链终于可以正式启动下一代高速互联产品研发。

此次公告中另一个值得关注的点是，PCI-SIG 仍在持续评估新一代连接器技术，这实际上也意味着：现有铜互联物理层已经越来越接近极限。

对于 PCIe 5.0 和 PCIe 6.0 而言，链路损耗预算（loss budget）、串扰（crosstalk）以及反射（reflection）问题就已经成为高速传输中的核心挑战；而到了 PCIe 8.0 的 256GT/s 时代——这一速率甚至已经超出目前所有铜互联标准曾达到的水平——相关问题很可能进一步演变成“噩梦级”难题。

在如此高的传输速率下，传统 PCIe 插槽以及主板走线结构，可能已经无法在不过度增加均衡功耗（equalization）或 FEC 延迟的情况下，继续维持足够的信号完整性。

因此，PCI-SIG 后续可能会重新设计 PCIe 插槽结构，例如采用更高规格材料、更严格的制造公差，或者再次缩短电气链路长度，并增加链路中的 redriver 数量，以维持高速信号质量。

不过，由于 PCI-SIG 仍希望保持 PCIe 一贯的向后兼容特性，因此短期内预计不会在连接器层面出现过于激进的大改动。

随着 Draft 0.5 版本发布ETF行情数据平台，PCIe 8.0 标准也将继续朝着 2028 年最终定稿目标推进。